一種高性能PCIe接口設(shè)計(jì)與實(shí)現(xiàn)

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摘  要： 多款處理器在PCIe 2.0×4下傳輸速率不足理論帶寬的20%，最高僅有380 MB/s，不能滿足實(shí)際應(yīng)用需求。為解決嵌入式處理器PCIe接口傳輸速率過低的問題，設(shè)計(jì)一款高性能PCIe接口，有效提高了接口數(shù)據(jù)傳輸速率。經(jīng)性能瓶頸系統(tǒng)分析，增加設(shè)計(jì)PCIe DMA與處理器Cache一致性功能，能解決DMA傳輸完成后軟件Cache同步耗時(shí)嚴(yán)重的問題，使速率提升3.8倍，達(dá)到1 450 MB/s。（剩余8580字）